Dağıtık enerji sistemlerinin artmasıyla beraber günün her saatinde şebekeye güç basan veya şebekeden güç çeken elektronik sistemlerinin sayısının artması şebeke gerilim seviyesinde kararsızlıklara neden olmaktadır. Güç akışının anlık ve darbeli olması durumunda klasik kompanzasyon çözümleri yetersiz kalmaktadır. Fabrika ve iş yerlerindeki tek fazlı yüklerden dolayı dengesizlik oluşmakta ve nötrden fazla akım akması sonucu iletken ısınıp yangın riski ortaya çıkmaktadır. Sanayinin enerji kalitesi ihtiyacı ilerleyen teknolojiyle beraber daha da karmaşık hale gelmiştir. Günümüz STATKOM(Statik kompanzatör) uygulamalarının dinamik şekilde reaktif güç kompanzasyonu, yük dengeleme ve belirli seviyede harmonik filtreleme yapabilmesi gerekmektedir. Yeni nesil STATKOM’larda bu gereksinimler klasik DSP’li çözümlerle elde edilememektedir. Yüksek bant genişlikli dijital kontrol yapısı için gömülü sistem tarafında FPGA’li bir yapının kullanılması gerekmektedir. Bu uygulamada gerçekleştirilen, FPGA içerisine entegre edilen kontrol döngüsü 12.5us zamanlama kriterini sağlamaktadır. Kontrol döngüsü içerisinde ADC’lerden (Analog dijital çevirici) yüksek hızda örnekleme, referans eksen dönüşümleri, DC bara kontrolü, referans harmonik akımlarının üretimleri, PWM işaretlerinin üretimi ve sistemin şebekeye senkron olabilmesi için PLL(phase locked loop) algoritmaları bulunmaktadır. Şebeke bağlı eviricilerde PLL algoritması senkronizasyon açısından çok önemlidir. PLL algoritmasının şebeke tarafındaki gerilim seviyesindeki kararsızlıklardan, dengesizliklerden harmoniklerden ve faz açısı değişimlerinden etkilenmemesi gerekmektedir. Bu makalede FPGA tabanlı bir DDSRF-PLL (decoupled double synchronous reference frame-PLL) algoritması tasarımı yapılmıştır. Geliştirilen algoritmanın Modelsim’de simülasyonu dengeli, dengesiz ve harmonikli olmak üzere üç farklı durum altında simülasyonu yapılmıştır.
Anahtar Kelimeler: Reaktif güç kompanzasyonu, Yük dengeleme, Harmonik filtreleme, Yüksek bant genişlikli kontrol, FPGA
|
